[Verilog] 새로 컴파일하지 않고 테스트 입력/조건을 바꾸는 방법 Posted on October 27, 2010 by Donny Compiled-code방식 Verilog 시뮬레이터는 크게 세단계로 동작합니다. Compile: Verilog Code의 문법을 체크하고, 해석하고(parse/analyze)하고 Compile한다. Elaboration: 계층구조(design hierarchy)를 구축하고 신호들을 연결하고 초기값을 계산한다. Simulation: 회로의 동작을 시뮬레이션한다. 복잡하게 나누어 생각하고 싶지 않은 분들도 계실텐데, C프로그램을 해보신 분들이라면 쉽게 이해할 수 있습니다. Compiler: C컴파일러를 이용해서 C 코드를 Object코드로 만드는 것과 유사합니다. Elab..