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Simulator 1

VCS MX Simulation Setup (Verilog Top + Sub VHDL)

아래와 같은 방법으로 수행함 (간만에 Simulation Setup 진행함) vlogan +v2k -sverilog -full64 -f ./run_verilog.f vhdlan -full64 -f run_vhdl.f vcs -full64 -R work.tb_top_module -l ./log/sim.log Working Library 등록은 synopsys_sim.setup 에 입력함 File : synopsys_sim.setup --VCS MX setup file for ASIC --Mapping default work directory WORK > DEFAULT DEFAULT : ./work --Library Mapping --STATS_PKG : ./stat_work --MEM_PKG : ./mem..

Simulator 2013.04.18
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Subversion, doxverilog, logging, svn, submodule, Python, ubuntu, Multi, PyQt, github, git, Personal, vim, Doxygen, qt4, Process, latex, Freeze, TeX, meld,

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